Pengembangan model VHDL dimulai dengan spesifikasi yang mencangkup semua aspek fungsional dan perilaku pewaktuan. Pada tahap awal kode VHDL dapat disimulasikan dan diperiksa keseluruhan fungsionalitasnya.
jika model menunjukan perilaku yang sesuai dengan yang diharapkan, deskripsi VHDL akan disintesis. Perangkat lunak sintesis akan memilih gerbang dan flip flop yang sesuai dari librari ASIC untuk menghasilkan deskripsi fungsional.
pada tahap sintesis yang perlu diperhatikan adalah jumlah delay gerbang yang dihasilkan sepanjang jalur terjauh kurang dari periode clock.
Setelah model dibangun dengan bantuan elemen librari ASIC, simulasi pada level gerbang dapat dilaksanakan. Setelah proses sintesis delay gerbang dan propragasi dapat dihitung. Nilai delay dapat dimasukan dalam setiap deskripsi model VHDL.
Tidak ada komentar:
Posting Komentar