VHDL berbeda dengan bahasa pemrograman umumnya karena memiliki dua cara pengeksekusian instruksi. Kedua cara ini jarang memiliki bersamaan oleh satu bahasa pemrograman. Terdapat dua jenis ilustrasi:
1. Statemen sekuensial: instruksi-instruksinya dieksekusi secara berurut, seperti halnya bahasa pemrograman perangkat lunak biasa. Urutan assignment harus diperhatikan ketika statemen sekuensial digunakan
2. Statemen bersamaan (concurrent) semua komponen dan instruksi aktif terus-menerus. Urutan statemen tidak terlalu masalah. Statemen concurrent cocok untuk memodelkan perangkat keras pararel.
VHDL memiliki tiga teknik pemodelan yang penting:
* Abtraksi memberikan gambaran bagian sistem dengan tingkat detail yang berbeda. Modul yang hanya diperlukan untuk simulasi tidak harus dijelaskan secara terinci seperti halnya modul yang akan disintesis.
* Modulariti memberikan kemudahan bagi perancang untuk memilah-milah blog fungsi dan untuk menulis satu model untuk setiap bagian.
* Hirarki, perancangan dapat membuat rancangan diluar submodul,yang mungkin terdiri dari beberapa modul. Setiap level hirarki mungkin memiliki modul pada level abstraksi yang berbeda. Submodul model tersebut terlihat pada level hirarki yang lebih rendah.
Tidak ada komentar:
Posting Komentar